目录

1.引言

2.FPGA硬件片内测试效果

3.算法涉及理论知识概要

3.1 64QAM调制解调系统的设计

3.2 帧同步

3.3 卷积编码，维特比译码

4.Verilog程序接口

5.开发板使用说明和如何移植不同的开发板

6.参考文献

7.完整算法代码文件获得

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1.引言

       基于FPGA的64QAM+卷积编码Viterbi译码通信系统开发,包含帧同步,高斯信道,误码统计,可设置SNR。系统包括64QAM调制模块，64QAM解调模块，217卷积编码模块，维特比译码模块，AWGN信道模块，误码统计模块，帧同步模块，数据源模块等。

2.FPGA硬件片内测试效果

本文是之前写的文章:

基于FPGA的64QAM+卷积编码Viterbi译码通信系统,包含帧同步,信道,误码统计,可设置SNR-CSDN博客

的硬件测试版本。

在系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。硬件ila测试结果如下：（完整代码运行后无水印）：

vivado2022.2测试

设置SNR=18db

设置SNR=15db

设置SNR=12db

3.算法涉及理论知识概要

整体系统结构如下所示：

3.1 64QAM调制解调系统的设计

       在64QAM调制解调系统中，需要生成一定数量的数字信号，作为调制信号和参考信号。数字信号可以使用随机数生成器产生，也可以使用特定的算法生成。在本文中，我们采用了带噪声的随机数生成器产生数字信号，其中噪声是为了模拟实际通信中的信道噪声。

      在64QAM调制解调系统中，需要将数字信号转换成模拟信号进行传输，这个过程称为信号调制。在QAM调制中，数字信号分为实部和虚部两个部分进行编码，然后将它们分别调制到不同的载波上，最后将两个载波叠加在一起。具体来说，假设数字信号为s(n)，其中n表示信号的采样点，QAM调制可以表示为：

基带I路

基带Q路

       其中，s_I(n)表示实部信号，s_Q(n)表示虚部信号，A_I和A_Q分别表示实部和虚部的调制系数，f_c表示载波频率，t(n)表示采样时间。在64QAM调制中，实部和虚部分别采用8QAM调制，然后叠加在一起，最终得到64QAM调制信号。

3.2 帧同步

       在数字通信中，信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置，以便接收端能够正确地解调出每帧中的数据。

       设发送的帧结构为：帧同步码 + 信息码元序列 。帧同步码是具有特定规律的码序列，用于接收端识别帧的起始。       

       帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置，一旦找到匹配位置，就确定了帧的起始位置，后续的码元就可以按照帧结构进行正确的划分和处理。

3.3 卷积编码，维特比译码

       卷积编码是一种前向纠错编码方式，特别适用于无线通信和其他信道条件恶劣的应用场景。它主要通过卷积算子将信息序列映射成冗余度更高的码字序列。典型的卷积编码器由两个移位寄存器和一个加法器构成，遵循一定的生成多项式进行编码。

       设信息序列是 u(n)，卷积编码器的两个生成多项式为 G1​(D) 和 G2​(D)，则编码输出v(n) 可以表示为：

v(n)=u(n)G1​(D)+u(n−1)G2​(D)+…

此处D 是延迟算子，实际表达形式取决于具体选择的生成多项式阶数及系数。

       维特比译码是用于最大似然序列估计的一种动态规划算法，广泛应用于卷积编码以及其他序列编码的译码过程中。在卷积编码中，维特比译码器通过构造一棵称为“状态转移图”或“trellis”的树状结构来寻找最有可能的原始信息序列路径。

4.Verilog程序接口

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2025/09/05 19:23:03
// Design Name: 
// Module Name: tops_hdw
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module tops_hdw(

input i_clk,
input i_rst,
output reg [3:0] led
);
    


//产生模拟测试数据
wire signed[1:0]o_en;
wire            o_msg;
wire dat_clk;
wire dat_2clk;
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_en(o_en),
.o_bits(o_msg),
.dat_clk(dat_clk),
.dat_2clk(dat_2clk)
);


//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (
  .clk(i_clk),                // input wire clk
  .probe_out0(o_SNR)  // output wire [7 : 0] probe_out0
);
 
wire [1:0]o_enc;
wire      o_encs;
wire[5:0]o_ISET;
wire signed[15:0]o_I64QAM;
wire signed[15:0]o_Q64QAM;
wire signed[15:0]o_I64QAMs;
wire signed[15:0]o_Q64QAMs;
wire signed[31:0]o_mod_T;
wire signed[15:0]o_Nmod_T;
wire signed[31:0]o_modc_R;
wire signed[31:0]o_mods_R;
wire signed[31:0]o_Ifir_R;
wire signed[31:0]o_Qfir_R;
wire  [5:0]o_wbits;
wire       o_bits;
wire [1:0]o_bits_head;
wire [15:0]o_peak;
wire  o_en_data;
wire  o_en_pn;
wire  o_frame_start;
wire o_dec_enable;
wire o_dec;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;  

TOPS_64QAM TOPS_64QAM_u(
.i_clk        (i_clk),
.i_clkdx      (dat_clk),
.i_clkd2x     (dat_2clk),
.i_rst        (~i_rst),
.i_SNR        (o_SNR),
.i_en         (o_en),
.i_dat        (o_msg),
.o_enc        (o_enc),
.o_encs       (o_encs),
.o_ISET       (o_ISET),
.o_I64QAM     (o_I64QAM),
.o_Q64QAM     (o_Q64QAM),
.o_I64QAMs    (o_I64QAMs),
.o_Q64QAMs    (o_Q64QAMs),
.o_mod_T      (o_mod_T),
.o_Nmod_T     (o_Nmod_T),

.o_modc_R     (o_modc_R),
.o_mods_R     (o_mods_R),
.o_Ifir_R     (o_Ifir_R),
.o_Qfir_R     (o_Qfir_R),
.o_wbits      (o_wbits),
.o_bits       (o_bits),
.o_bits_head  (o_bits_head),
.o_peak       (o_peak),
.o_en_data    (o_en_data),
.o_en_pn      (o_en_pn),
.o_frame_start(o_frame_start),
.o_dec_enable (o_dec_enable),
.o_dec        (o_dec),
.o_error_num  (o_error_num),
.o_total_num  (o_total_num)
);
 
 

//ila篇内测试分析模块140
//ila篇内测试分析模块140
ila_0 ila_u (
	.clk(i_clk), // input wire clk
	.probe0({ 
	        o_msg,o_SNR,o_I64QAMs[15:8],//20
	        o_Nmod_T[15:4],o_Ifir_R[29:10],o_wbits,//40
	        o_error_num[15:0],o_total_num[19:0],//40
	        //28
            o_en_pn,
            o_en_data,
            o_peak,//8
            o_dec_enable,o_dec,
            o_bits,
            o_bits_head
	         })
	);	
endmodule

5.开发板使用说明和如何移植不同的开发板

注意：硬件片内测试是指发射接收均在一个板子内完成，因此不需要定时同步模块。

在本课题中，使用的开发板是：

如果你的开发板和我的不一样，可以参考代码包中的程序移植方法进行移植：

6.参考文献

[1]向劲松,陈怀柔.QAM调制下基于卷积码与累加编码调制级联的纠错码性能研究[J].半导体光电, 2023(6):924-930.

7.完整算法代码文件获得

完整程序见博客首页左侧或者打开本文底部

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