项目场景：

PLL ip核输出不出来时钟，显示
Input CLKIN1 period and attribute CLKIN1_PERIOD are not same.

问题描述

在vivado中调用clking_wizard ip核时突然发现时钟输出不出来了，系统时钟也呈现高阻态。

原因分析：

这是modelsim两条警告信息，通过查找，发现是时间刻度给的不对，应该是ns单位，我给了ps单位，导致always #10 sys_clk = ~sys_clk 并不能产生我要的50M频率。

1. Input CLKIN1 period and attribute CLKIN1_PERIOD are not same.
2. ehavioral models for independent clock FIFO configurations do not
   model synchronization delays. The behavioral models are functionally
   correct, and will represent the behavior of the configured FIFO. See
   the FIFO Generator User Guide for more information.

解决方案：

修改 timescale 1ps/1ps 为 timescale 1ns/1ps 。

`timescale 1ns/1ps
module tb();
reg     sys_clk;
initial begin
    sys_clk = 1'b0;
end
always #10 sys_clk = ~sys_clk;
top u1_top
(
    .sys_clk(sys_clk)
);

endmodule