1.Scribe Line(划片道)

1.1 什么是Scribe Line

Scribe line（划片道，又称 dicing street、切割道）是晶圆上 相邻两颗芯片（die）之间的窄条区域，专门留给 砂轮或激光切割 使用，把整片晶圆分割成单颗芯片。关键信息如下：

1. 宽度：通常 60 µm – 120 µm，由封装厂和刀片尺寸决定。

2. 位置： die 四周一圈，与芯片边缘平行，内部不画任何功能电路。

3. 功能：

   • 提供 机械切割路径，避免切到芯片；

   • 容纳 测试结构（PCM、WAT test key），用于监控工艺均匀性；
   • 可放置 对准标记、dummy pattern，减少 CMP 负载效应。

4. 与 seal ring 区别：

   • seal ring 是 芯片内部 的一圈 保护墙（衬底到顶金属全层环），防裂、屏蔽；

   • scribe line 是 墙外的空地，真正走刀/激光 的地方。

一句话：

scribe line 就是芯片之间的“马路”，只给砂轮走，不放电路，但放测试点和标记。

1.2 Scribe Line与CP测试

scribe line 上 专门放置 CP 测试所需的测试电路/测试键（Test Key），但 这些电路只用于工艺监控，不属于正式产品功能电路。具体分为两类：

1. WAT（Wafer Acceptance Test）测试键

   • 位置：scribe line 内，每颗 die 之间 都有一条

   • 内容：各种尺寸的 NMOS/PMOS、电阻、电容、contact chain、via chain、金属线宽/电阻 等

   • 目的：在 晶圆出厂前 用探针卡扎测，监控每步工艺是否稳定

   • 结果：若 test key 电性超标，整片 wafer 直接报废，不进入 CP 阶段

2. CP（Chip Probing）辅助结构

   • 位置：同样利用 scribe line 的 金属 pad

   • 内容：对准标记、探针压点、备用电源环、dummy metal 等，帮助探针台快速定位 与 减少探针磨损

   • 目的：提升 CP 测试效率，不用于电性参数提取

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1.2.1 核心区别

WAT	scribe line test key	工艺监控（电阻、Vt、线宽）
CP	scribe line pad/alignment	测试辅助（对准、备用电源）

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一句话总结

scribe line 里只放“测试结构”和“对准/辅助 pad”，不放产品功能电路；
WAT 用其测工艺，CP 用其做对准，二者都 不影响最终芯片功能，但 必须存在

2.seal ring (密封环/应力缓冲环)

2.1 什么是seal ring

seal ring（密封环/应力缓冲环）是芯片 最边缘 的一圈 多层金属-通孔-扩散区 连续闭合环，作用：

1. 机械防护
   吸收 划片/封装应力，阻止 微裂纹 向内部电路扩展。

2. 化学屏障
   阻挡 水汽、杂质 沿切割面侵入芯片。

3. 电磁屏蔽
   形成 法拉第墙，降低 ESD/EMI 对敏感电路的干扰。

4. 工艺/测试辅助
   提供 WAT 测试探针 的 电学参考地，并作为 dummy 密度 补充。

结构：
从 NW/AA → 所有金属层 → 顶层金属 全部 逐层搭接，宽度 2-5 µm，距 scribe line 内侧 2-4 µm，全层闭合。
一句话：

seal ring 是芯片的“护城墙”，墙外是 scribe line，墙内才是电路；必须画，不能放电路，不能断开。

2.2 seal ring需要光照吗

Seal ring（芯片密封环）不需要光照，也不允许光照：

1. 功能上它只是一圈 多层金属-通孔-扩散区 构成的 机械/防潮/EMI 防护墙，不参与光电转换，因此 没有光照需求。

2. 在制造阶段，所有层（金属、通孔、钝化层） 都通过 光刻+刻蚀 完成，和芯片内部电路同步曝光，但 曝光图形是实心环，不需要额外光照步骤。

3. 在封装/使用阶段，** seal ring 正上方必须保持钝化层完整**，不开窗；如果 误开窗让光线射入，反而会：

   • 在金属边缘产生 光生载流子 → 诱发 漏电/噪声

   • 降低 防潮屏蔽效果

因此，** seal ring 从设计到封装都“避光”**，既不需要光照，也要防止光照。

3.dummy Corner

芯片中的"dummy corner" 是一种dummy cell（虚拟单元），它是一种没有实际功能但用于填充芯片空白区域的结构。 它的主要作用是增加芯片边缘的机械强度，防止在切割和封装过程中受损。 dummy cell 通常由与芯片相同材料制成，但不参与任何逻辑运算。 

• 功能: 充当“占位符”，提高芯片的稳定性和良率。
• 组成: 通常由与真实芯片相同材料构成，但没有电路功能。
• 应用:
  • 填充芯片设计中未使用的空白区域。
  • 确保芯片在物理结构上更加稳固，特别是芯片的边缘部分。
  • 在后续的划片（dicing）和封装（packaging）过程中，保护芯片免受机械损伤。

目前芯片4个角上的dummy区域就是dummy corner

4.stitch Line (拼接线)

4.1 什么是stitch Line

stitch line（缝合线/拼接线）在半导体制造里专指 光刻拼接线，跟 scribe line（划片道） 完全是两回事：

1. 产生原因
   当芯片尺寸 超过一次光刻曝光场（reticle field） 时，曝光机必须 分两次（或多步）曝光，再把图形 无缝拼接 起来，拼接处 就是 stitch line。

2. 位置
   die 几何中心（通常 Y=0，偶尔 X=0），一条直线，宽度 ≈ 2 µm，两侧各留 50–100 µm keep-out。

3. 作用

   • 让 超大芯片 能用 标准尺寸掩膜 制造

   • 对数字电路影响极小；对 模拟/RF 器件 却 禁止摆放，因为拼接误差会带来 nm 级几何失配 与 应力梯度，直接恶化 匹配、失调、噪声。

一句话：

stitch line 是“光刻拼接缝”，位于 die 中心，只在大尺寸芯片出现；scribe line 是“切割道”，位于芯片四周，用于划片分割——二者 功能、位置、工艺阶段 完全不同。

注意这里的stitch line是对单die尺寸较大，单die需要多次曝光的情况。不是多die封装引起的。

4.2 stitch line不能摆放模拟器件为什么

在 2.5D 封装（典型如 TSMC CoWoS 或 Samsung I-Cube）中，die 中心出现的“stitch line” 是一条 由光刻机两次曝光拼接（stitching） 留下的 物理接缝。整条缝区域 不能放任何模拟/RF 器件，核心原因有三点：

1. 拼接误差 → 几何失配
   两次曝光在缝处会有 ±10~20 nm 的 overlay error，导致：

   • 电阻/电容值 跳变

   • 差分对 失对称 → 失调电压、线性度恶化
     模拟电路对 纳米级不对称 极其敏感，几何误差直接转成电气误差。

2. 应力/晶格损伤 → 载流子迁移率漂移
   拼接区存在 额外激光退火非均匀性 和 机械应力集中，使 沟道应力 与 氧化层界面陷阱密度 都与两侧不同：

   • 阈值电压 Vt 偏移几 mV

   • 1/f 噪声 上升 20–40 %
     这些 低频噪声 & DC 偏移 正是 ADC/PLL/LDO 等模拟模块的 关键指标。

3. RDL/TSV 布线禁布区
   为了 吸收拼接误差，foundry 会在缝两侧各留 50~100 µm 的 keep-out zone；
   该区域 禁止放敏感器件、禁止走高速模拟线，否则 cross-stitch 的台阶 会让 RDL 电阻/耦合 不可控。

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一句话总结

stitch line 是光刻拼接缝，几何+应力+keep-out 三重“污染”，模拟器件放上去 = 直接牺牲匹配、噪声和 offset；因此 layout 规则硬性禁止 在 die 中心这条 数十微米宽的“无人区” 内摆放任何模拟/RF 模块

4.3 stitch line的位置在哪里

下面说明我们把die中心位置作为O(0,0)点

stitch line 并不是“想放哪就放哪”，而是 由 mask-shop 和光刻机一次定义、全程固定 的一条 “die 中心水平线”（个别工艺也允许垂直，但 99 % 是 水平方向，即 Y = 0）。具体坐标规则如下：

TSMC CoWoS-L/CoWoS-R	die 中心 Y = 0（坐标 0 µm）	全片 一次曝光拼接，缝横跨整片 reticle
Samsung I-Cube	同样 Y = 0	与 TSMC 保持一致，方便混合光刻
Intel EMIB 2.5D	允许 X = 0（垂直缝）	由 reticle rotation 决定，但仍是 中心线
超大芯片（>33×26 mm）	可能出现 两条缝（1/4、3/4 位置）	需要 三次曝光（triple-stitch）

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如何快速在 layout 里找到它

1. foundry 会在 tech file 里给出 固定坐标（例如 STITCH_Y = 0）。

2. Calibre/ICV DRC deck 会自带 stitch_line_marker 层，跑 DRC 时自动报出 哪些模拟器件压线。

3. 在 GDS 里通常以 “STITCH” 或 “SL” 层画出 一条 0-width line；keep-out 范围 是 线两侧各 50–100 µm（规则值查 DRM）。

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一句话总结

stitch line 永远落在 die 几何中心（Y=0 或 X=0），位置由光刻 reticle 尺寸一次性定死，layout 阶段只能避让，不能移动。