功能菂闔憋艻特冪諫介性覯е髻纪
符合JEDEC DDR3标准
-8n 预取架构
差分时钟(CK/CK)和数据使能信号(DQS/DQS)
在DO、DOS和DM上支持双数据速率
数据完整性
由DRAM内置TS实现的自动自刷新(ASR)
自动刷新与自刷新模式
节能模式
部分阵列自刷新(PASR)]
电源关闭模式
·信号完整性
-可配置的DS以支持系统兼容性
可配置的片上终端电阻
通过外部ZQ焊盘对DS/0DT阻抗精度进行ZQ校准(240欧姆士1%)
。信号同步
-通过MR设置进行写电平校准
通过MPR实现读取电平校准
接口与电源供应
用于DDR3的SSTL 15:VDD/VDDQ=1.5V(0.075V)
用于DDR3L的SSTL 1353:VDD/VDDQ=1.35V(-0.067/+0.1V)