Vivado报错信息[Place 30-574] Poor placement for routing between an IO pin and BUFG
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报错信息
报错信息如下：
是因为我有一对差分输入时钟，但该时钟不是来自于晶振，我把该信号 绑定在普通IO上导致的错误。
解决方案
- 把该信号绑定在晶振上；
- 在xdc文件中增加一条命令，就可以把报错改成 warning，成功生成比特流；
# adc_dclk_p是你的信号名
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets adc_dclk_p]
参考博客
链接: Vivado报错
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