【学习笔记】Cadence电子设计全流程（二）原理图库的创建与设计（上）
Cadence CIS (Component Information System)提供企业级元件库管理，支持与 ERP/PLM 系统集成，确保元件参数的标准化和实时更新。支持 Symbol/Footprint 自动校验，减少人为错误。具有庞大且专业的元件库，涵盖了各种半导体器件、无源元件等，并且支持用户自定义元件库，方便管理和复用。其元件符号的绘制和编辑功能强大，可灵活定制符合特定设计需求的元件
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【学习笔记】Cadence电子设计全流程（二）原理图库的创建与设计（上）
全部内容见专栏：【Cadence从原理图到PCB设计】
2.1 OrCAD X Capture 界面预览
- 将原理图关闭的情况下，可点击Change Product
- 组件选择，不同选项会影响功能多少，优先选择OrCAD Capture CIS
- 选择Demo可以打开系统提供的样例
- 打开示例
- 界面颜色更改/格点设置
2.2 原理图元件符号的组成
元件符号是元件在原理图上的表现形式，主要由元件边框、引脚（包括引脚序号和引脚名称）、元件名称及元件说明组成，通过放置的引脚来建立电气连接关系。元件符号中的引脚序号是和电子元件实物的引脚一一对应的。在创建元件的时候，图形不一定和实物完全一样，但是对于引脚序号和名称，一定要严格按照元件规格书的说明一一对应好。
2.3 原理图库的创建和元件的创建
比较简单的，pin数比较少的元器件一般会使用简单分裂元器件方式创建原理图符号。就是简单的分裂的元器件符号，电阻、电容、二极管、三极管、放大器运放等这些都可以归类到简单分裂元器件。
| 序号 | 选项 | 含义 |
|---|---|---|
| （1） | New Part | 创建新器件，常用的建立电子元器件符号库选项 |
| （2） | New Part From Spreadsheet | 利用EXCEL表格数据建立原理图符号库，一般用于PIN脚数目较多的器件 |
| （3） | New Symbol | 创建特殊符号，一般用于Title Block图框电源/地符号、分页符、Port层次端口符号 |
| 序号 | 选项 | 含义 |
|---|---|---|
| （1） | Name | 原理图符号名称 |
| （2） | Part Reference Prefix | 原理图符号位号前缀 |
| （3） | PCB Footprint | 器件封装名 |
| （4） | Create Convert View | 创建分裂式原理图符号 |
| （5） | Parts per Pkg | 分裂式元件所包含的part数目 |
| （6） | Homogeneous | 各Part图形符号一致的分裂式原理图符号 |
| （7） | Heterogeneous | 各Part图形符号不一致的分裂式原理图符号 |
| （8） | Alphabetic | 以英文字母顺序编号每个器件的Part |
| （9） | Numeric | 以数字顺序编号每个器件的Part |
放置引脚
| 序号 | Pin Type | 含义 |
|---|---|---|
| （1） | Input | 此类型引脚用于接收来自外部电路的信号，是信号进入元器件的入口。它仅能接收信号，不能向外输出信号，相当于信号的 “流入端”。当元器件需要从其他电路获取控制信号、数据信号等时使用。比如在一个逻辑门电路中，与门的输入引脚就会连接其他逻辑电路输出的高低电平信号，以此作为与门进行逻辑运算的依据。 |
| （2） | Bidrectional | 双向传输类型，一般用于DC-DC电路器件，双向引脚既可以作为输入引脚接收外部信号，也可以作为输出引脚向外部输出信号，能够在不同时刻根据电路的工作状态进行输入和输出功能的切换。在需要进行数据双向传输的场景中使用。例如，在计算机的内存与处理器之间的数据传输接口，数据既可以从处理器写入内存，也可以从内存读取到处理器，此时就会使用双向引脚。 |
| （3） | Output | 输出信号，一般用于IC类器件的输出管脚，该引脚的作用是将元器件内部处理后的信号输出到外部电路，是信号的 “流出端”。输出引脚能够提供一定的驱动能力，以推动后续连接的负载。当元器件完成对输入信号的处理后，需要将处理结果传递给其他电路时使用。例如，微处理器的输出引脚会将计算结果或控制指令输出给其他外围设备，像显示器、存储器等。 |
| （4） | Open Collector | 表示开集电集，一般用于三极管或者是MOS管。是基于三极管或场效应管的一种输出结构。对于 NPN 三极管构成的集电极开路输出，其集电极没有直接连接到电源，而是处于 “开路” 状态，需要外接上拉电阻到电源。当三极管导通时，引脚相当于接地；当三极管截止时，引脚处于高阻态，通过上拉电阻被拉到电源电压。可以方便地实现不同电压电平之间的转换。例如，将一个低电压的信号转换为高电压信号输出，只需改变上拉电阻连接的电源电压即可。多个集电极开路输出的引脚可以直接连接在一起实现 “线与” 功能，即只要有一个引脚输出低电平，总的输出就是低电平，只有所有引脚都输出高阻态时，输出才是高电平，常用于 I2C 等总线通信中。 |
| （5） | Passive | 无源类型，一般的信号管脚都选择该类型Passive 引脚表示该引脚不具备驱动能力，不产生或放大信号，主要用于传输信号、提供连接点或者作为无源元件（如电阻、电容、电感）的连接端。它本身不消耗或提供电能，只是在电路中起到信号传递或阻抗匹配等作用。当元器件中包含电阻、电容、电感等无源元件时，这些元件的引脚通常定义为 Passive 类型。例如，在一个滤波电路中，电容和电阻的连接引脚就是 Passive 引脚。用于简单的信号传输，不涉及信号的放大或处理。比如在一些信号转接板上，引脚主要起到将信号从一个地方传输到另一个地方的作用，这些引脚就可以定义为 Passive 类型。 |
| （6） | 3 State | 三态类型，0与1与高阻态，一般用于逻辑门器件。三态引脚具有三种状态，分别是高电平、低电平和高阻态。高电平状态表示输出逻辑 1，低电平状态表示输出逻辑 0，而高阻态相当于引脚与电路断开连接，此时引脚不影响其他电路的状态，也不会对其他信号产生干扰。在多个设备共享同一总线的系统中，三态引脚非常重要。每个设备的输出引脚可以设置为三态，当该设备需要在总线上传输数据时，将引脚设置为高电平或低电平；当不需要传输数据时，将引脚设置为高阻态，让其他设备可以使用总线，避免了信号冲突。例如，在计算机的地址总线和数据总线上，各个外设的接口引脚通常采用三态设计。可以用于数据缓冲器或隔离器的设计。当需要在不同电路之间进行数据传输时，三态缓冲器可以在需要时传递数据，不需要时将电路隔离，防止相互干扰。 |
| （7） | Open Emitter | 表示开发射集，一般用于三极管或者是MOS管。Open Emitter 引脚与 Open Collector 类似，只不过它是基于三极管发射极的一种输出结构。对于 PNP 三极管构成的发射极开路输出，其发射极处于 “开路” 状态，需要外接下拉电阻到地。当三极管导通时，引脚相当于连接到电源；当三极管截止时，引脚处于高阻态，通过下拉电阻被拉到地电位。在一些需要特定电平驱动或者与特定类型电路配合的场合使用。例如，某些电路需要高电平驱动，但又不希望直接连接到电源，这时可以使用发射极开路输出，通过下拉电阻和外部电路的配合来实现合适的驱动电平。 |
| （8） | Power | 电源类型，，一般用于电源管脚。电源引脚用于为元器件提供工作所需的电能，分为正电源引脚（VCC、VDD 等）和负电源引脚（VSS 等）。正电源引脚连接电源的正极，负电源引脚连接电源的负极或地。所有需要电源才能正常工作的元器件都必须有电源引脚。比如，一个集成电路芯片需要通过电源引脚获取稳定的电压和电流，以维持其内部电路的正常运行。 |
| 序号 | Pin Shape | 含义 |
|---|---|---|
| （1） | CLOCK | 时钟管脚，用于表示该引脚为时钟信号引脚。时钟信号在数字电路里是极为关键的同步信号，能为电路中的各个部件提供统一的时间基准，保障电路有序运行。各类数字集成电路（如微处理器、FPGA 等）中，时钟引脚会采用这种形状来明确标识，像微处理器的外部时钟输入引脚就会设计成 CLOCK 形状，便于电路设计人员快速识别。 |
| （2） | Dot | 低电平有效，在逻辑电路中，Dot 代表逻辑反相。从信号的逻辑状态来看，就意味着该引脚在低电平（逻辑 0）时执行特定功能，而不是高电平（逻辑 1）。 |
| （3） | Dot-Clock | 低电平有效的时钟信号 |
| （4） | Line | 线，Line 是最常见的引脚形状，一般表示普通的信号引脚，不具备特殊的逻辑或电气特性，只是用于传输普通的数字或模拟信号。泛应用于各种电路中，如数据信号、控制信号等的传输引脚。例如，在一个简单的数据传输电路中，数据输入和输出引脚通常采用 Line 形状。 |
| （5） | Short Line | 短线，Short Line 本质上和 Line 类似，也是用于表示普通信号引脚，只是视觉上引脚线更短。其功能与 Line 没有本质区别，主要是为了在绘制原理图时根据布局需求进行灵活调整，使原理图更加整洁美观。 |
| （6） | Short Clock | 短时钟，类似于 Short Line 与 Line 的关系，Short Clock 是 CLOCK 形状的短线版本。它表示该引脚为时钟信号引脚，只是引脚线更短，用于在布局受限的情况下清晰标识时钟引脚。 |
| （7） | Zero Length | 零线宽，Zero Length 表示该引脚在原理图上的长度为零，它主要用于一些特殊的连接需求，比如在进行层次化设计时，用于连接不同层次原理图之间的信号。这种引脚在原理图上不显示实际的线段，但在电气连接上是有效的。 |
2.4 以 STM32F103T8U6 芯片为例创建元件
- 创建
- 添加pin
- 设置pin的属性
- Edit Pin进行批量更改
最后
全部内容见专栏：【Cadence从原理图到PCB设计】
声明：本笔记以【凡亿】Cadence Allegro软件视频教程 为基础，结合自身项目设计过程整理所得，仅用于学习记录、技术交流，请勿用于商业用途。
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