ila_0 u_ila1 (
    .clk(clk100M), // input wire clk
    .probe0({
        // 移除可能引起时序环的信号，只保留数据信号和独立控制信号
        fdma_waddr,
        // fdma_wbusy,    // 暂时移除
        fdma_wdata,
        fdma_wvalid,
        T_S,
        data_count,
        lvds_rx_rd_en[0],
        lvds_rx_rd_en[1], 
        lvds_rx_rd_data[0],
        lvds_rx_rd_data[1],
        ch_indx,
        lvds_rx_empty[1],
        lvds_rx_empty[0],
        // lvds_rx_rd_data_count[0], // 可能引起时序环
        // lvds_rx_rd_data_count[1], // 可能引起时序环
        clk_12M,
        o_data,
        cs_n,
        'd0
    })
);